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计算机组成与系统结构X 试 卷（作业考核 线上2） A 卷
（共 6 页）
总分 题号 一 二 三 四 五 六 七 八 九 十
得分
一 选择题 （单项选择，每小题1分，共40分）
1. 计算机系统中的存贮器系统是指（ ）。
A RAM存贮器 B ROM存贮器
C 主存贮器 D cache、主存贮器和外存贮器
2. 相联存贮器是按（ ）进行寻址的存贮器。
A 地址方式 B 堆栈方式 C 内容指定方式 D 地址方式与堆栈方式
3. 若浮点数用补码表示，则判断运算结果是否为规格化数的方法是（ ）。
A 阶符与数符相同为规格化数
B 阶符与数符相异为规格化数
C 数符与尾数小数点后第一位数字相异为规格化数
D数符与尾数小数点后第一位数字相同为规格化数
4. 定点16位字长的字，采用2的补码形式表示时,一个字所能表示的整数范围是（ ）。
A -215 ~ +（215 -1） B -（215 –1）~ +（215 –1）
C -（215 + 1）~ +215 D -215 ~ +215
5. 某SRAM芯片，存储容量为64K×16位，该芯片的地址线和数据线数目为（ ）。
A 64，16 B 16，64 C 64，8 D 16，16
6. 中断向量地址是（ ）。
A 子程序入口地址 B 中断服务例行程序入口地址
C中断服务例行程序入口地址的指示器 D 中断返回地址
7. 冯•诺依曼机工作的基本方式的特点是（ ）。
A 多指令流单数据流 B 按地址访问并顺序执行指令
C 堆栈操作 D 存贮器按内容选择地址
8. 在定点二进制运算器中，减法运算一般通过（ ）来实现。
A 原码运算的二进制减法器 B 补码运算的二进制减法器
C 原码运算的十进制加法器 D 补码运算的二进制加法器
9. 主存贮器和CPU之间增加cache的目的是（ ）。
A 解决CPU和主存之间的速度匹配问题
B 扩大主存贮器容量
C 扩大CPU中通用寄存器的数量
D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量
10. 为了便于实现多级中断，保存现场信息最有效的办法是采用（ ）。
A 通用寄存器 B 堆栈 C 存储器 D 外存
11. 某计算机字长16位，它的存贮容量是64KB，若按字编址，那么它的寻址范围是（ ）。
A. 64K B. 32K C. 64KB D. 32 KB
12. 计算机操作的最小时间单位是（ ）。
A．时钟周期 B．指令周期 C．CPU周期 D．微周期
13. 微程序控制器中，机器指令与微指令的关系是（ ）。
A. 每一条机器指令由一条微指令来执行
B. 每一条机器指令由一段微指令编写的微程序来解释执行
C. 每一条机器指令组成的程序可由一条微指令来执行
D. 一条微指令由若干条机器指令组成
14. 发生中断请求的条件之一是（ ）。
A. 一条指令执行结束 B. 一次 I/O 操作结束
C. 机器内部发生故障 D. 一次DMA 操作结束
15. 假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是（ ）。
A 11001011 B 11010110 C 11000001 D 11001001
16. 完整的计算机系统应包括（ ）。
A 运算器、存储器、控制器 ； B 外部设备和主机 ；
C 主机和实用程序 ； D 配套的硬件设备和软件系统 ；
17. 某一RAM芯片，其容量为512×8位，包括电源和接地端，该芯片引出线的最小数目应是（ ）。
A 23 B 25 C 50 D 19
18. 至今为止，计算机中的所有信息仍以二进制方式表示的理由是（ ）。
A．节约元件 B 运算速度快
C 物理器件的性能决定 D 信息处理方便
19. 在CPU中跟踪指令后继地址的寄存器是______。
A 主存地址寄存器 B 程序计数器 C 指令寄存器 D 状态条件寄存器
20. 采用DMA方式传送数据时，每传送一个数据就要用一个（ ）时间。
A.指令周期 B.机器周期 C.存储周期 D.总线周期
21. 在单级中断系统中，CPU一旦响应中断，则立即关闭（ ）标志，以防本次中断服务结束前同级的其他中断源产生另一次中断进行干扰。
A 中断允许 B 中断请求 C 中断屏蔽 D 中断保护
22. CPU响应中断时，进入“中断周期”，采用硬件方法保护并更新程序计数器PC内容，而不是由软件完成，主要是为了（ ）。
A 能进入中断处理程序，并能正确返回源程序 B 节省主存空间
C 提高处理机速度 D 易于编制中断处理程序
23. 采用虚拟存贮器的主要目的是（ ）。
A 提高主存贮器的存取速度 B 扩大主存贮器的存贮空间，并能进行自动管理和调度
C 提高外存贮器的存取速度 D 扩大外存贮器的存贮空间
24. 运算器虽有许多部件组成，但核心部件是（ ）。
A.数据总线 B.算术逻辑运算单元 C.多路开关 D.累加寄存器
25. 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数以外，另一个数常需采用（ ）。
A.堆栈寻址方式 B.立即寻址方式 C.隐含寻址方式 D.间接寻址方式
26. 为确定下一条微指令的地址，通常采用断定方式，其基本思想是（ ）。
A.用程序计数器PC来产生后继微指令地址
B.用微程序计数器μPC来产生后继微指令地址
C.通过微指令顺序控制字段由设计者指定或由设计者指定的判别字段控制产生后继微指令地址
D.通过指令中指定一个专门字段来控制产生后继微指令地址
27. 微指令操作码长9位，采用字段直接编码方式，分3段每段3位。则共能表示 种微命令，最多可并行（ ）个。
A．21，3 B．9，9 C．24，2 D．18，3
28. 周期挪用方式常用于（ ）方式的输入/输出中 。
A DMA B 中断 C 程序传送 D 通道
29. 下列数中最大的数是（ ）。
A．（10011001）2 B.（227）8 C.（98）16 D.（152）10
30. （ ）表示法主要用于表示浮点数中的阶码。
A. 原码 B. 补码 C. 反码 D. 移码
31. 在小型或微型计算机里，普遍采用的字符编码是（ ）。
A. BCD码 B. 16进制 C. 格雷码 D. ASCⅡ码
32. 下列有关运算器的描述中，（ ）是正确的。
A.只做算术运算，不做逻辑运算 B. 只做加法
C.能暂时存放运算结果 D. 既做算术运算，又做逻辑运算
33. EPROM是指（ ）。
A. 读写存储器 B. 只读存储器
C. 可编程的只读存储器 D. 光擦除可编程的只读存储器
34. 设［X］补=1.x1x2x3x4,当满足（ ）时，X > -1/2成立。
A．x1必须为1，x2x3x4至少有一个为1 B．x1必须为1，x2x3x4任意
C．x1必须为0，x2x3x4至少有一个为1 D．x1必须为0，x2x3x4任意
35. CPU主要包括（ ）。
A.控制器 B.控制器、 运算器
C.运算器和主存 D.控制器、ALU和主存
36. 在指令的地址字段中，直接指出操作数本身的寻址方式，称为（ ）。
A. 隐含寻址 B. 立即寻址 C. 寄存器寻址 D. 直接寻址
37. 存储器位扩展是指增大了（ ）
A．字数 B．字长 C．速度 D．以上都不是
38. 计算机问世至今，新型机器不断推陈出新，不管怎样更新，依然保有“存储程序”的概念，最早提出这种概念的是（ ）。
A.巴贝奇 B.冯. 诺依曼 C.帕斯卡 D.贝尔
39. 下列不属于微指令设计所追求的目标的是（ ）。
A．提高微程序的执行速度 B．缩短微指令的长度
C．提高微程序设计的灵活性 D．增大控制存储器的容量
40. 外存储器与内存储器相比，外存储器（ ）。
A.速度快，容量大，成本高 B.速度慢，容量大，成本低
C.速度快，容量小，成本高 D.速度慢，容量大，成本高
二 判断题（每小题1分，共20分）
1. EPROM是可改写的，因而也是随机存储器的一种。（ ）
2. 半导体RAM信息可读可写，且断电后仍能保持记忆。（ ）
3. 垂直型微指令采用较长的微程序结构去换取较短的微指令结构。（ ）
4. 多体交叉存储器主要解决扩充容量问题。（ ）
5. 一个指令周期由若干个机器周期组成。（ ）
6. Cache的功能由软硬件共同实现。（ ）
7. 与微程序控制器相比，组合逻辑控制器的速度较快。（ ）
8. 计算机唯一能直接执行的语言是机器语言。（ ）
9. 第一台电子数字计算机ENIAC采用的就是二进制表示数据。（ ）
10. 一位十进制数用BCD码表示需要4位二进制码。（ ）
11. DRAM芯片地址线复用是为了减少芯片引出线的数目。（ ）
12. 定点机算术运算会产生溢出是因为内存容量不够大。（ ）
13. 浮点加减运算中，尾数溢出则表示浮点运算溢出。（ ）
14. 计算机中采用多级存储系统的目的是为了解决存储器容量、速度、价格之间的矛盾，取得尽可能理想的性能价格比。（ ）
15. 运算器的核心部件是ALU。 （ ）
16. 存储器的存取周期是指存储器的读出时间。（ ）
17. DRAM必须刷新。（ ）
18. 存储器主要用来存放程序。（ ）
19. 运算器的功能是进行算术运算。（ ）
20. 控制存储器用来存放实现全部指令系统的所有微程序。（ ）
三 （8分）某微机的指令格式如下所示：
15 10 9 8 7 0
操作码 X D
其中，D表示位移量，X为寻址特征位，且有：
X=00——直接寻址；
X=01——用变址寄存器X1进行变址寻址；
X=10——用变址寄存器X2进行变址寻址；
X=11——相对寻址。
设（PC）=1234H，（X1）=0037H，（X2）=110AH（H代表十六进制数），请确定下列指令中操作数的有效地址。
(1)4420H (2)2244H (3)13DFH (4)3525H
四 （10分）某计算机有5级中断，硬件中断响应从高到低优先顺序是：I1→I2→I3→I4→I5。回答下列问题：
（1）在下表中设计各级中断处理程序的中断屏蔽码（假设1为屏蔽，0为开放），使中断处理优先顺序为I5→I1→I4→I3→I2。
（2）若在运行主程序的t1时刻（如下图所示），同时出现I2、I3级中断请求，而在CPU处理其中I3级中断过程中某时刻（记为t2）又同时出现I4、I5级中断请求。请按（1）设定的中断处理次序在下图中画出CPU运行上述程序的轨迹，并在t轴上标注t2时刻。
五 （10分）设浮点数字长为16位，其中阶码是5位移码，尾数是11位补码（含1位数符），基值为2。请将十进制数（11/128）按上述格式表示成二进制规格化浮点数，并写出该格式的规格化浮点数表示数的范围。
六 （12分）设某计算机主存采用了直接映射的Cache，已知主存容量为4MB，Cache容量为4096B，字块长度为8个字（32位/字）。要求：
（1）设计该主存的地址格式（画图表示各字段名称及位数）。
（2）设Cache初态为空，若CPU依次从主存第0,1，…，99号单元读出100个字（每次读出一个字，即按字编址），并按此次序再重复10次读取，问命中率是多少？要求列出计算过程。
（3）如果Cache的存取周期是5ns，主存的存取周期是50ns，根据（2）求出的命中率，计算该Cache-主存系统的平均存取时间。
